Arm Morello SoC
十多年来，剑桥大学的研究人员一直在开发能力 硬件增强 RISC 指令 (Capability Hardware Enhanced RISC Instructions) 架构模型。今天，Arm 宣布推出首款基于 Arm 的 SoC 与 CHERI 架构集成的硬件，这是其为期五年的 Morello 计划的一个重要里程碑。
Arm 与剑桥研究人员密切合作，开发了一个 64 位 Armv8-A 驱动的 SBC（单板计算机），以允许测试其声称的“显着改进”的硬件增强设备安全性。
剑桥大学和 Arm 一直在规划一个新架构，以增强基于 Arm SoC的内存访问安全。根据微软和谷歌的研究，通过补丁解决的漏洞中，超过三分之二涉及内存安全问题。
该SoC和演示板通过 UKRI 数字安全设计 (DSbD) 计划向微软和谷歌等合作伙伴以及行业和学术界感兴趣的合作伙伴发布。Innovate UK 将在 1 月 25 日的发布网络研讨会上发布有关这些板分布的更多信息。
基于 Arm Neoverse N1的SoC
Arm 今天的一篇博客文章深入探讨了 Morello 技术演示器背后的技术。据透露，原型架构是Armv8.2a 64位的扩展。由于 CHERI，这种经过调整的架构提供细粒度的内存保护和高度可扩展的软件划分。
Morello 的 SoC 基于基于 TMSC N7 的 Arm Neoverse N1 双集群四核设计。 Arm 表示，CHERI按期实现，并且在优化功率和性能方面还需要做更多的工作，但很高兴里程碑式的硬件能够运行在 2.5GHz的SoC中，并且可以进行演示。许多 Neoverse 的新功能，如 SCP（系统控制处理器）、MCP（可管理性控制处理器）、Mali GPU、Mali DPU 等。
Arm Morello 框图Morello SBC 配备 DDR DRAM 和 PCIe 等基本要素，以及 Arm 的 ULINK-Plus 调试适配器，可进行最彻底的测试。
Arm 的Morello 原型板是 Morello 计划的一个重要里程碑，软件开发人员和安全研究人员将在未来两年内检查 SoC 和板的功能，并协作提供有关其质量的反馈。如果一切顺利并按计划进行，Morello 计划将催生新的 Arm SoC 系列，为未来的设备形成基本的安全设计。
