FinFET 器件正在达到其缩放极限。但是，一种全环栅 (GAA) 器件——水平纳米片 (Horizontal Nanosheets：HNS) 可提供更好的单位面积缩放和性能。这驱动其成为 FinFET 合乎逻辑的下一步，因为 HNS 处理与 FinFET 相似，所需的工艺更改数量有限。
在 VLSI 技术研讨会上，Imec 展示了他们的 Forksheet (FS) 工作，该工作提供了增强的 HNS 缩放和性能。我有机会与 Imec 的 Naoto Horiguchi 讨论这项工作。
作者指出，用于创建逻辑布局的标准单元的高度由金属间距（metal pitch）和单元高的轨道数量（ number of tracks high the cell ）决定。
Cell Height = Metal Pitch x Tracks
如果您查看 5 轨 HNS 单元（cell），n 到 p 器件间距占据了大量高度，请参见图 1.左侧。在 FS 工艺中，在 n 和 p 器件之间引入了介电壁，从而可以减小 n 到 p 的间距，见图 1右侧（例如~40nm 到~17nm）。
图 1. HNS 与 FS 结构。
可以以两种不同的方式利用减小的 np 的间距。第一种选择是利用单元中的额外空间使sheet更宽，从而提高驱动电流。为 FS 引入的介电壁也降低了电容。图 2. 说明了布局和性能优势。
图 2. 功耗 – 性能 – 面积 (PPA) 优势。
第二种选择是保持sheet宽度相同并减少轨道。FS 可以启用 4.3 轨单元，甚至可以使用特殊的中线 (Middle-Of-Line：MOL) 构造实现 4 轨单元。
与 HNS 的 GAA 结构相比，FS 确实会略微降低器件的静电控制，FS 可以被认为是一个侧面开启的 FinFET，与 GAA 结构相反，三个侧面都有栅极。由于泄漏问题，FinFET 栅极长度 ( gate length：Lg) 通常限制在 ~16nm，而 HNS Lg 可以扩展到 ~13nm。在这项工作中，HNS 和 FS 在同一晶圆上创建，SS SAT（Subthreshold Slope）和 DIBL（Drain Induced Barrier Lowering）相同，但 Lg 是相对较长的 22nm。
TCAD 工作正在进行中以评估更短的 Lg。图 3.说明了 16nm Lg 的 SS degradation，并显示了如何通过使沟道凹陷来减轻 degradation。
图3. FS Electrostatic Degradation.
除了能够持续微缩和提高性能之外，FS 与 HNS 相比，还有另外两个优势。
在创建多个阈值电压（threshold voltages）时，会沉积和图案化多种类型和厚度的功函数金属 (work function metals：WFM)。HNS 器件的高纵横比会导致 WFM 的湿蚀刻底切（undercut）。介电壁的引入提供了 WFM 蚀刻屏障，防止底切，见图 4。
图4.FS的介电势垒
FS 的另一个优点是介电壁为通道纳米片提供额外的机械支撑。我询问了 HNS 结构的drying问题，并被告知使用 FS 可以支持更长的沟道的同事，仍然具有机械稳定性，并且当前的热 IPA drying技术就足够了。
当然，一个显而易见的问题是在 HNS 过程中实现 FS 有多复杂，答案是非常简单。您只需沉积一个共形介电层（ conformal dielectric layer），在这种情况下是氮化硅 (SIN)，然后再蚀刻薄膜。只要器件相距很近，SiN 电介质壁就会留在原位。图 5 说明了电介质壁工艺。
图5. Dielectric Wall Formation
总之，FS 是 HNS 的一个很有前途的技术，提供改进的微缩和性能，同时最小的额外过程复杂性。
