戈登·摩尔博士在1965年4月19日的《电子学》杂志上发表了论文《在集成电路上塞入更多的元件》，当时他还是仙童公司的研发总监。在这篇文章发表后，加州理工学院的Carver Mead博士宣布摩尔博士的预测为“摩尔定律”。
很少有人了解摩尔定律的本质，也很少有人知道摩尔博士在这篇相对较短的论文中所做的无数切线投影；其中包括家用电脑、汽车自动控制装置、个人便携式通信设备以及许多其他在当时可能对某些读者来说似乎是科幻小说的创新。
摩尔博士对集成电路(ICs)的预测是:“到1975年，经济可能会决定在一个硅芯片上压缩多达65,000个元件。”它比预期的时间长了几年，但第一个64Kb DRAM(动态随机存取存储器)在1977年发布，“单个硅芯片”上有65,536个晶体管。自从摩尔博士的论文发表五年之后，1970年第一个商用DRAM问世以来，这是一个了不起的预测。
摩尔定律的本质
虽然摩尔定律中包含许多预测并且几乎所有预测都达到了合理的程度，但有两个预测是摩尔定律的“本质”。如果我们做一些数学运算，我们可以为这些投影添加一些颜色。以下是 1965 年原始文章的两个引述以及我对预测的推断。
1
“最低组件成本的复杂性以每年大约两倍的速度增加。当然，如果不增加的话，这个比率在短期内可以预期会继续下去。从长远来看，增长率有点不确定，尽管没有理由相信它至少在 10 年内不会保持几乎不变。” 这表明在接下来的十年中，我们将看到晶体管（组件）密度增加约 1,024 倍。
2
“在 1970 年，每个组件的制造成本预计仅为目前成本的十分之一。” 这表明虽然晶体管（组件）密度每年将翻一番，但每个组件的成本将以每年约 37% 的速度下降。理解这一点很重要，所以让我们花点时间来计算一下。组件密度每翻一番，制造成本就会更高，但摩尔博士正确地预测，这些更高的成本将远远超过密度每年翻一番的抵消。结果是每个晶体管（组件）的净复合成本降低了 37%，这导致五年内成本降低了 90%，十年内成本降低了 99%。
在到 1975 年的十年运行之后，在大多数方面与摩尔定律的预测非常相似，摩尔博士重新设定了晶体管密度每 18 到 24 个月比每年翻一番的预期。由于这一显著进步，如果你生活在发达国家的中产阶级或以上，你很有可能成为“晶体管亿万富翁”——拥有所有电子产品，你拥有超过一万亿美元晶体管。
我们走了多远——案例研究
当我在 1976 年进入半导体行业时，占主导地位的 DRAM 设备是 16Kb (16K x 1) Mostek MK4116 1（英特尔有 2116，但 Mostek 是领先的供应商）。它的功耗（活动状态）约为 0.432 瓦 (432mW)。由于 1976 年使用的大封装尺寸，每平方英寸印刷电路板 (PCB) 面积只能容纳大约 1.5 个器件。据我所知，MK4116 的产量约为 10 美元（1976 美元）。
（1） 虽然 64Kb DRAM 于 1977 年发布，但其每比特成本一直高于 16Kb DRAM，直到 1980 年左右。
如果我们推断这些数据，我们可以看到，当今消费类 PC 中使用的典型 16GB (16Gb x 8) 内存仅用于内存芯片的成本约为 8000 万美元（2021 年为 4 亿美元），需要大约 37,000 平方英尺的 PCB尺寸（大于中央车站 35,000 平方英尺的大厅），将消耗约 3,500,000 瓦的电力。以每千瓦时 0.10 美元的价格为这个内存板供电，每月将花费超过 250,000 美元。
（2） 为简单起见，所有计算仅基于提供 16GB 内存所需的 8,000,000 MK4116 DRAM。除此之外，还需要大量额外的无源和有源组件。这些组件不包括在任何计算中。
今天，您可以在零售店以大约 40 美元（约合 1975 年 8 美元）的价格为笔记本电脑购买 16GB DRAM 模块，该模块与您的食指大小差不多，功耗不到 3 瓦。这很容易由笔记本电脑电池供电，但每千瓦时 0.10 美元，每月成本将略高于 0.20 美元。
显然，从许多方面（成本、散热、尺寸和可靠性等等）来看，在 1976 年制造 16GB DRAM 内存板不仅不切实际，而且实际上是不可能的。当然，无论如何它都不会有什么用处——1976 年可用的微处理器只能处理 64KB 的内存。然而，自从我加入这个行业以来，摩尔定律推动的进步只是一个案例研究，说明了这个行业已经走了多远。
如果我们根据通货膨胀进行调整，我们的数据告诉我们，摩尔定律预测的进步已经导致成本降低了99.9999995%（即 45 年每年复合 30%）和功耗降低了99.9999993%。而且，当您将这些进步与所需面积的更大减少相结合时，您可以更好地理解摩尔定律不仅使之成为可能，而且更重要的是，实用且负担得起。
虽然推断半导体制造的进步已将 DRAM 的每比特成本降低了约 1000 万倍，但推断处理器的改进却更加乏味。比我聪明得多的行业名人曾表示，当您考虑摩尔定律所促成的计算架构的进步时，处理器 IC 的经济效率自 1971 年推出 4004 以来已提高了超过 10 亿倍.
虽然很难用数字来可视化和量化这些改进，但很容易证实，即使是今天的普通智能手机也比 1969 年阿波罗 11 号任务将宇航员送上月球时美国宇航局的所有计算能力都强得多。下次你问Siri、Alexa或谷歌问题的时候，想想看……
晶体管经济学
你可以用各种花哨的词来描述各种商业模式，但我喜欢让事情尽可能简单。在任何商业模式中，您都可以在“固定”（资本）和“可变”（边际）之间划分成本。如果该模型对可变费用的权重很大，则几乎没有缩放（杠杆），并且盈利能力与数量呈相当线性的关系。但是，如果模型对固定成本的权重很大，那么模型会随着数量的增长而扩展（通常是显着的）并且盈利能力会急剧增加。
例如，如果您要钻探石油，则必须建造钻井平台并进行石油钻探所需的所有相关资本投资（固定成本），但一旦建成并且石油开始流动，成本维持流量（可变成本）非常低。在这种商业模式中，高昂的固定成本通过抽出的石油桶分摊。显而易见的结论是，生产的石油桶越多，每桶的总成本就越低（固定成本在更多桶石油中摊销）。
不太明显的结论是生产“下一个”桶的“边际成本”非常低。由于边际（可变）成本代表多生产一个单位（桶）的总成本增加，并且不需要额外的固定成本，因此只计算可变成本。显然，鉴于这些数据，在以高固定成本和低可变成本运营的商业模式中，数量非常重要。
这个高固定/低可变成本商业模式的经典例子或多或少与我们在经典半导体商业模式中看到的一致。开设一条领先的半导体生产线（目前以数百亿美元计）要花费巨额资金，而为领先的制造工艺（5nm）设计一个相对复杂的 IC 可能很容易花费 50 亿美元。然而，一旦制造厂投入运营并且 IC 投入生产，制造下一个硅晶片的边际成本相对于这些固定成本来说是很小的。
与石油行业相比，半导体行业有一个巨大的优势。与最终供应（已发现储量）有限的石油不同，相对便宜的硅（大多数半导体晶圆的基础材料）几乎是无穷无尽的，这意味着有充分的理由不断压低价格以刺激更多需求，并产生更多的音量。
这种现象在数据中得到了证明。1947 年，贝尔实验室在其实验室中只生产了一个晶体管，并且需要数年时间才能生产出少数用于有限应用的晶体管。仅在 75 年后的 2022 年，半导体行业将为地球上的每个男人、女人和儿童生产数千亿甚至数万亿个晶体管，并以微不足道的一美分的价格以 IC 的形式出售。
这种惊人的增长趋势是如何引发的，背后可能有许多故事，但我最喜欢的故事之一是乔治·吉尔德在他的书《微观世界》中讲述的。
正如 George 所说的那样，Fairchild Semiconductor 以每个 150 美元的价格向军事客户销售数量相对较少的晶体管（部件号 1211）。Fairchild 以大约 100 美元的成本获得了可观的利润。然而，鉴于严格的军用规格，它留下了不符合客户要求的报废零件。
为了找到这些晶体管的归宿，最近被提升为仙童公司消费者营销团队负责人的Jerry Sanders 的任务是寻找愿意为这些不合格品支付 5 美元的买家。他找到了一些愿意购买的买家，但在 1963 年，当 FCC 要求所有新电视都包括 UHF 接收功能时，一个巨大的新市场机会打开了。
（3） Jerry Sanders 后来离开仙童，创办了 Advanced Micro Devices (AMD)
这里的问题是，即使是 5 美元，消费者版 1211 也无法与 RCA 的创新金属外壳真空管竞争，该真空管称为 Nuvistor，它以 1.05 美元的价格提供给电视制造商。Sanders 尝试了他能做的每一个角度来绕过 3.95 美元的价格差异——消费版1211 可以直接焊接到 PCB 上，避免使用 Nuvistor 的插座，晶体管显然更可靠。然而，他根本无法完成交易。
鉴于 1963 年电视的市场潜力约为每年 1000 万台；Sanders前往位于山景城的仙童总部，并在他位于洛斯阿尔托斯山的家中会见了Robert Noyce博士。起初，他犹豫要不要以 1.05 美元的价格完成交易，但一旦Sanders描述了这个机会，Noyce博士就从容地接受了这个要求，经过短暂的考虑后，批准了。
Sanders 回到 Zenith 并以 1.05 美元的价格预订了第一个消费者 1211 订单。为降低成本，Fairchild 在香港开设了其第一家海外工厂，旨在处理预期的产量，并为此开发了其首个用于订单的塑料包装 (TO-92)。在此之前，所有 1211 都像当时大多数晶体管一样封装在密封（玻璃到金属密封）金属罐 (TO-5) 中。
一旦 Fairchild 投入生产，它就能将价格降至 0.50 美元，并在两年内（1965 年）实现了 UHF 调谐器 90% 的市场份额，新的塑料 1211 产生了公司总利润的 10%。1965 年恰好也是摩尔博士撰写这篇文章的年份，该文章后来被认为是“摩尔定律”。
1211 晶体管关于如何有效利用低边际成本来推动销量的教训与 Moore 博士的论文相切。然而，再加上摩尔定律的预言正确地预测了集成电路上每个晶体管的成本将随着制造技术的进步而迅速下降，半导体商业模式的模具已经铸就，资本自由地流入了这个行业。
摩尔定律在处理器中的进步
1968 年，在“摩尔定律”发表三年后，摩尔博士和诺伊斯博士因在 1959 年发明了平面集成电路 (IC) 而受到赞誉，他们离开飞兆半导体创立了英特尔。安迪·格罗夫博士很快加入了他们的行列，他拥有化学工程背景，在英特尔从事制造业务。继诺伊斯博士和摩尔博士之后，格鲁夫博士于 1987 年被任命为英特尔的第三任 CEO。
英特尔开始为大型计算机制造静态随机存取存储器 (SRAM) 设备（半导体存储器是摩尔定律预测的一部分），但很快开发了用于手表和计算器的 IC，并从那里转向通用处理器。为了优化连续性，我将在本节中主要关注英特尔处理器的发展。
英特尔的第一款处理器 4 位 4004 于 1971 年发布。它采用 10,000nm 制造技术制造，在 12平方毫米芯片上有 2,250 个晶体管（每平方毫米有187.5 个晶体管）。一年后，英特尔推出了第一款 8 位处理器 8008。它使用与 4004 相同的工艺技术，但布局和布线更好，它在 14平方毫米芯片上有 3,500 个晶体管（每平方毫米有250 个晶体管） .
英特尔于 1978 年发布了其第一个 16 位处理器 8086，它向世界介绍了 x86 架构，该架构今天继续主导个人计算和数据中心应用程序。
一年后，英特尔发布了 8088，它与 8086 几乎相同，但使用了外部 8 位数据总线，这使其在第一台 IBM PC 中使用更具成本效益。8086 和 8088 都使用 3,000nm 工艺制造，并且在 33平方毫米芯片上都有 29,000 个晶体管（每平方毫米有879 个晶体管）。没有广为人知或赞赏的是 8086 和 8088 在 PC 市场之外开发了如此庞大的设计基础，以至于英特尔在 1998 年之前生产了这两种 IC。
英特尔于 1985 年发布了 32 位 80386，它采用 1,500nm 工艺制造，具有 275,000 个晶体管和 104平方毫米裸片尺寸（每平方毫米 2,644 个晶体管），它远远超过了之前的所有产品。这标志着我第一次读到华尔街关于摩尔定律已死的预测。几年后，我意识到华尔街对半导体行业的看法几乎总是错误的，但这又是另一个故事了……
随着岁月的流逝，摩尔定律的节奏仍在继续。有时比其他人更有效地运行，但从长远来看具有一致性。为了更容易跟踪摩尔定律的进展，下表显示了从 1989 年到 2015 年在 1,000nm 到 14nm 的各种工艺上制造的 PC 处理器。由于我没有可靠的英特尔 14nm 以外的数据来源，只能停在这里。
这张表和上面的数据显示，英特尔在从其第一款处理器 (4004) 到 Core i7 Broadwell 的 44 年中，晶体管密度（每平方毫米的晶体管数）增加了惊人的 76,190 倍。
当我们考虑服务器 IC（而不仅仅是上表中的 PC 处理器）时，我们可以看到明显更高的晶体管数量以及更大的芯片尺寸。
英特尔于 2010 年发布了其首款 20 亿晶体管处理器，即 64 位四核 Itanium Tukwilla，使用其 65nm 工艺。使用大型高速缓存，裸片尺寸为 699平方毫米（每平方毫米 286 万个晶体管）。
英特尔在 2012 年凭借专用 Xeon Phi 继续打破 50 亿晶体管的壁垒。它是使用 22nm 工艺在巨大的 720平方毫米芯片上制造的（每平方毫米有690 万个晶体管）。这是我能找到的英特尔处理器的最大裸片尺寸。
Xeon Phi 是我发现的仅有的三个使用大于 700平方毫米的裸片尺寸的单片处理器之一。另外两个是 2017 年采用 20nm 工艺4制造的 Fujitsu SPARC VII ，它使用了一个巨大的 795平方毫米裸片（每平方毫米有690 万个晶体管），以及采用 14nm 工艺制造的 AMD (AMD) Epyc，使用了稍小的 768平方毫米芯片，但制造工艺更小，晶体管密度更高（每平方毫米2500 万个晶体管）。Oracle (ORCL) SPARC M7 可能比 Fujitsu SPARC VII 大，但我找不到 Oracle 处理器的芯片尺寸数据。
长期以来，英特尔一直更保守地说明其制造工艺节点，这解释了为什么其 22nm 的晶体管密度与富士通的 20nm SPARC 处理器的晶体管密度大致相同。
虽然微处理器芯片接近邮票大小的日子已经一去不复返了，但制造技术的进步继续使晶体管密度越来越高。我今天可以量化的处理器的最高密度是 Apple (AAPL) M1-Max，它在其 432平方毫米裸片上有 570 亿个晶体管（每平方毫米有 1.319 亿个晶体管），并使用台积电 (TSM) 5nm 技术制造。
Apple M1-Max 的晶体管密度比英特尔首款 4004 处理器高出 700,000 多倍，从技术角度来看，这告诉我们摩尔定律对晶体管密度翻倍的预测仍然有效；尽管速度比以前慢。然而，虽然晶体管密度将继续增加，但在制造技术的最新进展中发生了两件事，这点很重要。
首先，我的联系人告诉我，50 多年来一直是摩尔定律的经济驱动力的每晶体管成本越来越低的曲线在 10 纳米制造节点之后开始趋于平缓。这意味着使用更便宜的晶体管来抵消快速增长的设计固定成本并将新 IC 投入生产的日子即使没有消失，也至少已经屈指可数了。这意味着，如果摩尔定律的主要经济驱动力没有消亡，它就处于生命支持之中。
其次，数据告诉我们，处理器制造商已经摆脱了 2012 年至 2017 年间推出的大规模芯片尺寸，甚至像 AMD 和英特尔这样的领先处理器制造商也采用了 Chiplet 策略。以 Intel Ponte Vecchio 为例，该设计包括 47 个使用各种制造技术的小芯片。
The king is dead, long live the king!
给定制造工艺的缺陷密度 (D0 ) 定义为每个硅晶片的缺陷数量除以晶片面积，这些缺陷大到足以被归类为目标制造工艺的“致命”缺陷。问题是，随着制造过程（制造节点）尺寸的缩小，被确定为“杀手”缺陷的尺寸也在缩小。
通常，致命缺陷被定义为占制造节点尺寸 20% 的缺陷。例如，小于 9nm 的缺陷对于 45nm 制造节点可能是可接受的，但大于 2.8nm 的缺陷将被定义为 14nm 制造节点的“杀手”缺陷。对于 5nm 制造节点，仅测量 1nm 的缺陷可能是一个杀手。
这是使用领先的制造工艺技术5生产大型单片 IC（以芯片面积衡量）变得越来越困难的主要原因之一。我们可以在上面的数据中看到这一点的证据，这些数据显示处理器的裸片尺寸在 2012 年至 2017 年的六年期间达到顶峰，当时最先进的技术从 22 纳米转移到 14 纳米。
存储设备、FPGA、GPU 和一些专门的机器学习 (ML) IC 面临同样的良率挑战。但是，在这些 IC 中，您会发现数十亿个完全相同的单元（功能块），它们实际上彼此完全相同。为了优化良率，这些仍然使用巨大裸片尺寸的 IC 通常设计有冗余单元，这些冗余单元可以被屏蔽或编程以替换没有良率的单元。目前尚不清楚这种趋势是否会持续下去。
关于缺陷密度何时成为一个不可克服的问题，有多种观点。然而，从我读到的内容来看，它似乎已经进入了 22nm 到 14nm 窗口中的方程，而在 14nm 以下的数据表明它变得很重要，而且从这个角度来看，这个问题只会变得更糟。
鉴于大芯片尺寸 IC 比小芯片尺寸更容易在其边界内出现缺陷；芯片尺寸和良率之间存在反比关系，随着制造技术向越来越小的节点发展，这一趋势将变得更加令人烦恼。
台积电在 2020 年第二季度为其新的 5nm 制造节点运行测试晶圆时强调了这个问题。在这些测试之后，台积电表示其 18平方毫米芯片的平均良率约为 80%，但 100平方毫米芯片的良率急剧下降至仅 32% 。与摩尔定律统治期间的情况一样，自这些早期测试以来，TSM 已经提高了其良率，但尽管如此，我确信 5nm 的良率仍然不如更大制造节点的良率，而且趋势正在发展前进是明确的；大型单片模具的时代已经过去。
在台积电发布其 5nm 工艺的早期数据的几年前，AMD 首席执行官 Lisa Su 博士在 2017 年 IEEE 国际电子器件 会议 ( IDEM) 上以非常简单的图表展示了缺陷密度问题。该图显示了随着 AMD 从 45nm 向更小的制造节点发展，250平方毫米裸片尺寸的单位产量 平方毫米成本增加。低调的结论是增加裸片尺寸会在经济上产生问题，一旦低于 14/16nm，成品成本就会急剧增加。
缺陷密度并不是一个新问题——它从第一天就已经存在。然而，吸取的经验教训总是将其推向超越当前制造节点的能力，并且在当前节点解决良率问题的能力是推动摩尔定律 50 多年的原因。尽管您可以放心，我们会继续努力降低缺陷密度对前沿制造节点的影响，但有五个原因表明 Chiplet 趋势不仅会持续下去，而且还有望迅速扩展并实现新的市场机会。
(1) 对 Chiplets 进行了大量投资，以降低组装成本和优化性能。虽然当您将设计从单芯片单片硅片上移开时，会存在固有的成本和性能损失，但随着 Chiplet 技术的充分利用，性能损失将被最小化，成本损失将被抵消。
(2) Universal Chiplet Interconnect express (UCIe) 联盟指定了 die-to-die 互连标准，以建立开放的 Chiplet 生态系统。该联盟的创始成员包括： ASE、AMD、Arm、谷歌云、英特尔、META、微软、高通、三星和台积电。UCIe 类似于标准化计算接口的 PCIe 规范。然而，与 PCIe 相比，UCIe 提供高达 100 倍的带宽、低 10 倍的延迟和高 10 倍的电源效率。有了这个标准，我相信我们会看到大量新的 Chiplets 进入市场。
(3) 随着2017 年通用异构集成和知识产权重用策略 (CHIPS) 计划的发布，美国国防高级研究计划局 (DARPA) 领先于 Chiplet 曲线。CHIPS 的目标是为商业和军事应用开发大量第三方 Chiplet 目录，DARPA 预测这将使新设计的成本和周转时间降低 70%。DARPA CHIPS计划不仅利用了整合异质制造节点的优势，还将异质材料整合到 Chiplet 设计中。
(4) 摩尔定律的神奇之处在于，随着制造技术的进步，每个晶体管的制造成本下降幅度将远远超过固定成本增加的幅度。我无法找到量化这一点的数据，但我可以找到广泛的共识，即制造成本下降曲线在 10nm 附近趋于平缓，并且正朝着不利的方向发展。由于先进的制造成本正在增加，Chiplet 策略使 IC 架构师能够将前沿（昂贵）制造节点仅针对绝对需要最高性能的 Chiplet 设计部分，并将 Chiplet 设计的其他部分针对针对优化的制造工艺低功率和/或低成本。
(5) 小芯片设计可以加快上市时间，降低固定成本，降低给定设计的总制造成本，并利用可以随时间扩展和/或更改的架构。换句话说，Chiplet 设计提供了独特的灵活性，这在单片设计中是不经济的。随着我们看到新的符合 UCIe 标准的小芯片的推出，这一趋势将变得更加明显并加速。
制造商不仅面临与裸片尺寸直接相关的缺陷密度良率挑战，如下图所示，与设计和将新的复杂单片 IC 投入生产相关的固定成本随着制造技术的进步而飙升技术。换句话说，数据表明我们已经达到了一个临界点，而 Chiplet 就是答案。不仅要面临良率和更高成本的挑战，也使半导体行业打开新的市场机遇。
虽然我在本文中的重点是处理器 IC（为了保持连续性，主要是英特尔处理器），但固定成本的增加以及良率与芯片尺寸之间的反比关系也在影响片上系统 (SoC) 设计。已经有证据表明，联发科将在其智能手机应用处理器 (AP) 中与台积电一起采用 3nm 的 Chiplet 设计，我敢打赌，高通公司正在酝酿一款尚未公开的 Chiplet 设计。
借助 UCIe 标准化和 DARPA CHIPS 计划，面向智能手机 AP 以外的广泛市场的 SoC 制造商将采用 Chiplet 设计来降低成本、缩短开发周期并提高灵活性。这将为支持芯片制造商和种类繁多的IP公司开辟新的机遇。
我相信我们还将看到 IP 公司通过利用新的 UCIe 规范将其 IP “硬化”为已知良好芯片 (KGD) 并有效地将其 IP 作为硬件芯片直接出售给半导体制造商和 IC 制造公司，从而扩展其传统市场方法。以及开发自己的特定应用小芯片的 OEM 客户。
我认为 Chiplets 将实现的更有趣的事情之一是 SoC 用于没有数量或过于分散而无法推动对单片 IC 设计进行数亿美元投资的新市场。其中包括各种物联网、人工智能和机器学习 (ML) 机会，其中 FPGA 技术可用于加速器，可以快速适应不断变化的算法并提供扩展市场范围和 SoC 生命周期所需的设计灵活性。
小芯片还可以通过提供可扩展的处理器解决方案和其他客户特定选项（添加更多处理器内核、添加加速器、添加更多内存，甚至更改/更新 RF 部分以适应新标准等），为新市场和现有市场启用 SoC 解决方案。对于单片 IC 设计，这些变化和灵活性几乎是不可能的。
底线：如果没有降低可变成本（每个晶体管的制造成本降低）来抵消急剧增加的固定成本和缺陷密度增加的复杂性，摩尔定律已经结束，正如我们所知。然而，正如过去一样，半导体生态系统正在适应，随着 Chiplet 技术的发展，随着我们的前进，我们很可能会看到一个加速创新和新市场机会的时期。
这里的重点（如果你愿意的话，是临界点）是 Chiplets 为创造力和技术在我们生活和工作方式中的持续扩展打开了新的大门。我们已经到了这样一个地步，我们不再需要只考虑单片 IC 设计的意义，因为单片 IC 设计受到超高固定成本和痛苦的超长交货时间的阻碍；我们现在可以专注于利用新的开放标准来优化设计的异构 Chiplet，以实现由用例决定的最终成本和性能。
当您将这些新优势与 UCIe 和 DARPA CHIPS 计划的标准化相结合时，就有巨大的潜力打开新市场和新用例。
