台积电23 日举办技术论坛，台积电业务开发资深副总裁张晓强分享台积电目前最新技术，包括先进逻辑制程技术、先进封装、未来晶体管架构CFET，及硅光子或最新解决方案等。本报也简单整理论坛重点，让读者一次了解台积电最新进度。
本文依序介绍：
先进制程相关技术：N3 家族／N2 制程／NanoFlex／A16／超级电轨／CFET
先进封装相关技术：SoW / 3DFabric / SoIC (&Hybrid bonding) / CoWoS/InFo
特殊制程相关技术：硅光子
先进制程
1、N3 家族
N3E 去年第四季进入量产，至于今年下半年准备量产的N3P，良率表现接近N3E，目前已经客户产品设计定案（tape-out）。台积电指出，由于N3P 在效能、功耗、面积（PPA）表现更优异，大多数3 纳米产品都将采用N3P 制程技术，未来可看到更多高阶产品进入3 纳米时代。
产能部分，受惠HPC、手机需求，台积电今年3 纳米产能比去年增加三倍多，其实还不够，还在努力满足客户需求。
2、N2 制程
N2 制程采用纳米片（Nanosheet）晶体管，提供更优异能源效率。目前2 纳米技术进展顺利，纳米芯片转换表现达到目标90%、转换成良率也超过80%，预计2025 年量产。
未来会有更多N2 家族出现，包括N2P、N2X 等应用。
3、NanoFlex
台积电N2 技术将搭配NanoFlex，在设计技术协同优化有新的突破。NanoFlex 为芯片设计人员提供灵活的2纳米标准元件，这是芯片设计的基本构建模组，高度较低的元件能节省面积，并拥有更高功耗效率；高度较高的元件则将效能最大化。
过去设计很难把不同高度的元件整合在一起，而台积电最新技术能帮助客户在相同的设计区块中优化高低元件组合，可提升15%的速度，进而在应用的功耗、效能及面积（ PPA）之间取得最佳平衡。
4、A16
A16 技术将使用下一代纳米片技术结合超级电轨（Super Power Rail）架构，预计2026 年下半年量产。这次会采用不同布线，台积电认为这是高效能运算（HPC）产品的最佳解决方案。
相较于N2P 制程，使用超级电轨的A16 在相同Vdd（工作电压）下，运算速度增加8~10%，在相同速度下，功耗降低15~20%，芯片密度提升高达1.10X。
5、超级电轨
随着芯片堆叠层数越来越多，供电逐渐成为问题，因为需要穿越10 到20 层堆叠才能为下方的晶体管提供电力和数据讯号，且互连线和电源线共存的线路层架构也逐渐混乱，加上传统制程涉及打洞，会消耗掉晶体管面积，因此背面供电技术变得越来越重要。
台积电的「超级电轨」将供电网路移到晶圆背面，使晶圆正面释放更多讯号网路的布局空间，提升逻辑密度和效能，另改善功率传输，大幅减少IR 压降。台积电也表示，这项技术是业界首创，保留栅极密度与元件宽度的弹性。
6、CFET
晶体管架构从平面式（planer）发展到FinFET，再转至纳米片架构，下一个制程之一是「互补式场效晶体管」（CFET），即将nFET 和pFET 垂直堆叠。
这项技术将硅（Si）和锗（Ge）等不同材料从上下方堆叠，使p 型和n 型的场效晶体管更靠近。透过这种叠加方式，CFET 消除n to p 分开的瓶颈，将运作单元活动区域（cell active area）面积减少2 倍。
台积电指出这项技术可大幅改善零组件电流，使CFET 密度提升1.5~2 倍。目前台积电已成功验证在晶圆上，可把nFET 和pFET 放在晶体管上。
张晓强过去也在ISSCC 2024 分享台积电实验室成功做出的CFET 架构，当时他表示「这是在实验室做出来真正的整合元件，可以看到曲线多么漂亮（下图左），这在推动晶体管架构的创新上是一大里程碑」。
先进封装
1、SoW（系统级整合技术）
SoW 采用台积电InFO 和CoWoS 封装技术，用整个晶圆将逻辑裸晶（Logic Die）和HBM 记忆体整合起来。台积电希望不只是Chip Level，希望透过System level 使性能、速度等面向都有所提升。
目前采用InFO 技术的系统级晶圆已经量产，计画开发并推出采CoWoS 技术的系统级晶圆，整合SoC 或SoIC、HBM 及其他元件，预计2027 年量产。目标用于AI、HPC 领域，扩充下一代数据中心所需的运算能力。
2、3DFabric
台积电3DFabric 技术家族包含SoIC、CoWoS、InFO 三大平台，包括2D 和3D 前端和后端互连技术。
3、SoIC
SoIC 平台用于3D 硅芯片堆叠，并提供SoIC-P（Bumped）和SoIC-X（Bumpless） 两种堆叠方案。SoIC-P 是微凸块堆叠解决方案，适用行动应用等讲求成本效益的应用。
另一个SoIC-X 解决方式采Hybrid Bonding（混合键合），适合HPC、AI 领域，此解决方案好处是接点间距（Pitch）可做到几微米（µm），增加两个芯片间的互连接口（interconnect interface），使互联密度达到新的层级。
张晓强指出，台积电目前Hybrid Bonding 的键合间距（Bond pitch）密度目前可做到6 微米，未来可到2~3 微米；同时推进微凸块（Micron Bump）技术，目前在30 几个微米，未来目标是降到十几个微米。
台积电透露，目前看到客户对于SoIC-X 技术需求逐渐增加，预计到2026 年底将会有30 个客户设计定案。
4、CoWoS / InFO
CoWoS 包括CoWoS-S、CoWoS-L 和CoWoS-R，主要是根据中介层材质不同，成本也不同。CoWoS-S 中介层是采用硅（Sillicon），CoWoS-L 使用LSI（本地硅互连），CoWoS-R 中介层使用RDL 布线来连接小芯片。
根据产品需求，SoIC 芯片可与CoWoS 或InFO 整合。目前第一个采用SoIC-X 和CoWoS 技术的就是AMD 的MI300A / MI300 X。
台积电和Nvidia 合作推出的Blackwell AI 加速器，采用CoWoS-L 技术，为2 个采用5 纳米制程的SoC 和8 个HBM 堆叠整合在一个模组。
此外，台积电CoWoS 技术可将先进的SoC / SoIC 与HBM 进行整合，满足市面上AI 芯片的严苛要求。台积目前SoIC 已透过CoWoS-S 量产出货，并计画开发一种8 倍光罩尺寸的SoIC 芯片（采A16 制程）和12 个高频宽记忆体堆叠的CoWoS 解决方案（下图的中下方） ，预计2027 年开始量产。
硅光子
张晓强指出，硅光子主要有两个部分，其一为光子部分，如光波导等，不需要非常高的制程，65 纳米制程即可；另一个是电的部分，电光要进行转换，电必须越来越快，因此需要7 纳米、甚至5 纳米先进制程加入。
硅光子布局，台积电正在研发COUPE（紧凑型通用光子引擎），将电子裸晶（EIC）透过SoIC-X 的3D堆叠技术，堆叠在光子裸晶（PIC）上，使功耗带来巨大改进，叠起来后面积也会缩小。相较传统堆叠，这种方式能使裸晶对裸晶介面有最低电阻及更高能源效率。
值得注意的是，透过SoIC-X 的铜对铜（Cu-Cu）Hybrid Bonding，可实现超高速RF 射频讯号。
张晓强解释，之后COUPE（即光子引擎）会再与运算芯片（Compute Die）整合起来，也需要很多缆线进来接上，因此3D 堆叠技术相当重要。
台积电计画2025 年完成小型插拔式连接器的COUPE 验证，于2026 年整合到共同封装光学元件（CPO）的CoWoS 封装基板，使EIC/PIC/交换器在封装层高度整合，这有助于降低2 倍功耗、延迟降低10倍。
此外，台积电也打算将COUPE 整合进CoWoS 中介层中，进而将功耗再降低5 倍、延迟再降低2 倍。目前COUPE 产品主要适用于HPC 领域或数据中心。
