12月12日消息，日本晶圆代工大厂Rapidus近日宣布，其已与EDA大厂Synopsys 和 Cadence Design Systems 签署了合作协议，后者将为其 2nm 代工业务提供EDA设计工具，并获取 AI 制造数据。Rapdius将可访问Synopsys的人工智能工具制造数据，而Cadence将提供针对背面电源传输进行优化的内存和接口IP。
Rapidus与 Synopsys 的协议将通过对设计步骤中的工艺敏感性和变化，进行本地建模来缩短设计周期时间。这减少了在流程演进的不同阶段对库和存储器进行昂贵的重新表征的需求，从而显著减少了设计迭代并加快了整个项目执行周期。
作为协议的一部分，Synopsys 将基于其 AI 驱动的 EDA 套件开发先进的设计流程，并在 Rapidus 的 2nm 全环绕栅极 （GAA） 工艺上实现广泛的 IP 组合。此次合作将利用 Rapidus 制造与协同优化 （DMCO） 概念，同时优化设计和制造并实现敏捷设计。
IP 库的表征是半导体设计周期时间的瓶颈之一，因为每次更新工艺设计套件 （PDK） 或制造工艺时，都需要重新表征 IP。生成 timing model 可能需要两到三个月的时间，这会大大减慢设计过程。
DMCO 方法将使用基于 Synopsys PrimeShield 机器学习 （ML） 的时序模型生成工具，每当 PDK 或制造工艺更新时，该工具都会采用灵敏度库。此外，使用来自 Rapidus 短周转时间 （TAT） 制造工艺的硅数据进行校准将提高模型精度并加速设计收敛。
除了传统的可制造性设计 （DFM） 之外，Rapidus 还采用了设计制造 （MFD） 的概念，将能够在晶圆工艺中使用传感器和 AI，以基于制造过程中的硅大数据简化设计。
Synopsys 将在其 AI 驱动的 EDA 流程中将这些数据与 Rapidus 工艺技术的接口和基础 IP 一起使用，以降低集成风险并加速实现硅成功之路。
“我们与 Synopsys 的合作是帮助简化和加快设计流程的一个重要里程碑。Rapidus 对 RUMS 的愿景是使用单晶圆前端工艺。从这一过程中可以获得的大量数据与 Synopsys AI 驱动的 EDA 流程和 IP 高度兼容，我们相信这将是朝着实现比其他任何地方都更快的短 TAT 生产目标迈出的一步。”Rapidus 首席执行官 Atsuyoshi Koike 博士说。
Rapidus与 Cadence 的合作，将支持Rapidus采用背面供电网络 （BSPDN） 技术的 2nm 全环绕栅极 （GAA） 工艺，为客户提供设计解决方案和 IP 组合。
Rapidus 和 Cadence 正在努力开发一个 AI 驱动的数字和模拟/混合信号参考设计流程，其中包括 Cadence 设计解决方案。客户将能够使用 Cadence 广泛的接口和存储器 IP 组件产品组合，包括 HBM4、224G SerDes、PCI Express 7.0 等，同时还可以利用支持 DMCO 概念的 2nm GAA 和 BSPDN 设计和制造解决方案。
“我们与 Cadence 在 2nm BSPDN 技术方面的合作使我们处于行业前沿，标志着半导体在性能和效率创新方面的重大飞跃。通过结合我们的专业知识，我们很高兴能够为我们的共同客户和行业设定新的技术标准并创造变革性的解决方案。“Rapidus 首席执行官 Atsuyoshi Koike 博士说。
Synopsys 总裁兼首席执行官 Sassine Ghazi 表示：“Synopsys 作为通往世界领先代工厂的入口，继续发挥着关键任务作用，我们通常是支持代工厂的第一站。我们与 Rapidus 在 Synopsys AI 驱动的 EDA 流程、IP 和专家方法服务方面的广泛合作将促进先进的 DMCO 解决方案，使设计人员能够为 Rapidus 的 2nm GAA 工艺实现最佳结果质量和高制造良率。”
编辑：芯智讯-浪客剑
